Bonjour,
J'ai voulu vérifier d'un peu plus près à quoi ressemblaient les signaux du bus S88 générés par le GenLIS88. Je voulais en particulier voir la fréquence de l'horloge utilisée, et la longueurs des salves de lecture (donc le nombre maximum de détecteurs sur l'ensemble des modules en série).
J'ai donc sorti mon scope de course, et voilà ce que ça donne.
En haut (jaune) l'horologe, au milieu, le signal PS/load de chargement du registre à décalage, et en bas, le signal de Reset.
S88_GenLIS88.JPG
La période d'horloge est un peu supérieure à 100 microssecondes (donc 9-10 Khz)
Et la salve dure 15 ms; de sorte qu'il doit y avoir 128 impulsions d'horloge dans une salve (donc 128 détecteurs au maximum).
Pour comparaison voici l'équivalent avec l'Intellibox (dont je suis en train de revalider l'interface CDM-Rail).
L'horloge est un peu plus lente. Et les signaux beaucoup moins propres (plus parasités).
Ce qui est très surprenant, c'est que dans le cas de l'Intellibox, l'horloge est inversée (front de montée à la place du front de descente). Mais c'est le circuit de Paco qui est conforme à la recommandation S88.
S88_Intellibox.JPG
En plus les signaux générés par l'Intellibox ont un "jitter" (variation) énorme.
Le circuit de Paco est donc très propre de ce point de vue.
La seule chose que je lui reproche, c'est d'attaquer le bus avec un 74LS245, or le niveau haut de la série LS est assez bas. Sur la photo, on voir que ce niveau haut est aux alentours de 4V, alors que le VCC est à 5V. Mais dans le pire cas, ça peut descendre à 2,7V, ce qui pourrait poser des problèmes dans certains cas.
Une solution serait de remplacer le 74LS245 du GenLIS88 par un 74HC245, son équivalent en CMOS, qui lui sort des signaux symétriques.
JP